PCB基密封并联平面触发火花隙开关的设计及性能

杨智; 朱朋; 初青芸; 简昊天; 张秋; 汪柯; 沈瑞琪; YANG Zhi; ZHU Peng; CHU Qing-yun; JIAN Hao-tian; ZHANG Qiu; WANG Ke; SHEN Rui-qi

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PCB基密封并联平面触发火花隙开关的设计及性能 PDF

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1. 南京理工大学化工学院，江苏南京 210094； 2. 微纳含能器件工业和信息化部重点实验室，江苏南京 210094

中图分类号： TJ45

最近更新：2021-09-06

DOI：10.11943/CJEM2020305

摘要

为了提高爆炸箔起爆系统（exploding foil initiator system， EFIs）的作用可靠性，减小系统体积、降低系统成本，采用印制电路板（ printed circuit board， PCB）工艺设计了一种密封并联平面触发火花隙开关（planar triggered spark‑gap switch， PTS）。根据三电极的结构设计参数，采用PCB工艺批量制备了PTS，单只并联PCB‑PTS的尺寸为13.5 mm（l）×7.5 mm（w）×2.5 mm（h）。基于显微计算机断层扫描重建了开关的立体和断面图像，结果显示PCB工艺满足开关的加工精度需求。开展了电极间隙的静电场分布仿真以解释开关的导通过程，并且据此计算了开关的理论自击穿电压（self‑breakdown voltage， U_SB）。开关的电气性能测试表明：（1）并联PCB‑PTS的U_SB略低于理论计算值，约为2000 V；（2）在大约50%~95%的U_SB范围内开关均能被可靠触发工作，并且电流上升时间稳定在约121.8 ns，峰值电流大于1500 A，满足EFIs的使用特性需求。最后，将该开关应用于爆炸箔起爆器（exploding foil initiator， EFI）进行发火实验，在0.22 μF/1400 V的放电条件下，成功起爆了HNS‑Ⅳ炸药。

关键词

高压开关; 平面触发火花隙开关（PTS）; 印制电路板工艺（PCB）; 爆炸箔起爆器（EFI）

1 引言

爆炸箔起爆系统（exploding foil initiator system， EFIs）是一种典型的小尺寸脉冲功率系统，主要包含脉冲功率源^［

1-2］和爆炸箔起爆器（exploding foil initiator， EFI）两部分，适用于武器弹药的钝感点火和钝感起爆技术领域。EFI又称作冲击片雷管（slapper detonator），其不含敏感药剂，并且桥箔与炸药柱不直接接触，只有在特定的脉冲大电流作用下，才能使桥箔发生电爆炸，进而剪切驱动飞片实现点火或者起爆功能。因此，EFI具有抗射频、静电、杂散电流和电磁干扰等极端环境的能力，具有很高的安全性。EFI作用时间短，多点作用同步性高，并且具有可检测特性，使其在军事和民用方面都具有广阔的应用前景，因而受到国内外学者的广泛关注^{［参考文献 3

百度学术}3］。

脉冲功率源率先将能量储存在高压电容中，进一步在高压开关控制下实现能量向EFI的释放。高压开关通过控制能量的释放过程，直接决定着EFIs的输出特性（脉冲电流的上升时间及其峰值），从而影响起爆系统的性能，因此成为EFIs的核心器件^［

4-5］。高压开关种类繁多，主要包括半导体开关^{［参考文献 6

百度学术}6］、平面介质开关^{［参考文献 7-9}7-9］、触发真空开关^{［参考文献 10

百度学术}10］和触发火花隙开关。触发火花隙开关一般设计成三电极结构，即阴、阳主电极，和位于两者之间的触发电极。开关的导通过程是在短间隙触发导通后，通过粒子碰撞电离和空间光电离等形式产生电子雪崩效应，形成连接主电极的流注，实现完全导通^{［参考文献 11

百度学术}11］。触发火花隙开关由于具有结构简单和电气性能稳定等优点，成为当前最为常用的高压开关之一。之前的研究者主要开展了电极结构、电极材料和气体氛围对于电极烧蚀、使用寿命、自击穿电压（self‑breakdown voltage，U_SB）和触发工作特性的影响规律研究^{［参考文献 12-18}12-18］。近年来，为了降低制作成本以及缩小体积，研究人员基于微机电系统工艺和低温共烧陶瓷工艺分别研制了平面触发火花隙开关（planar triggered spark‑gap switch，PTS）^{［参考文献 19-23}19-23］。但是由于工艺条件的限制，两种类型的PTS都只是采用单个三电极的结构，没有引入冗余设计，极有可能降低系统的可靠度。

印制电路板（printed circuit board，PCB）工艺是一种能够以低成本批量制备电子线路的成熟技术，既是电子元器件，又是电气连接的提供者，支持组件和功能的模块化集成。PCB工艺尤其适用于多层板的制作，因此已经有不少研究利用该工艺研制了各种机电相结合的芯片装置（lab‑on‑PCB chips）^［

24-26］，加大了设计灵活性，缩小了装置体积，提高了自动化水平。

为了提高EFIs的作用可靠性，减小系统体积、降低系统成本，依据设计准则确定了开关三电极的结构参数，进一步采用PCB工艺批量制备了密封并联PTS，实现了开关的冗余集成。为了确保并联PCB‑PTS可靠工作，采用仿真软件对触发前后的开关间隙静电场进行了模拟，获得了与间隙相匹配的触发条件。在设计与制备基础上组建开关性能测试装置，获得了并联PCB‑PTS的电气性能参数，其中脉冲电流满足EFIs的特性要求。最后，将并联PCB‑PTS用于EFI发火回路以验证该开关的实用性。

2 开关的设计与制备

2.1 开关的设计

本研究设计了两个三电极结构并联的PTS，其中单个三电极结构及其相对位置如图1所示，关键的结构包括主电极半径（r）、主间隙（阴阳两个主电极的间隙，d）、触发间隙（触发电极和阴极的间隙，a）和触发电极宽度（b）。

图1 并联PCB‑PTS中三电极结构示意图

Fig.1 Schematic diagram of three electrodes located in the parallel PCB‑PTS

阴阳两个主电极设计成r=2.0 mm的半圆形结构，目的是保证电极间隙之间尽可能存在均匀电场，以提高开关的使用寿命。根据触发火花隙开关的导通过程，在施加触发信号之后，开关率先在触发间隙实现导通，因此减小触发间隙有利于提高触发电极的使用寿命，结合加工精度a设计为0.15 mm，b取0.2 mm。所设计开关气体氛围固定，可以视作在标准大气压下（p=1.01×10⁵ Pa）工作，由此主间隙大小直接决定U_SB，进而影响开关的工作电压范围，基于耐压需求（1000~3000 V）设计d为0.9 mm。

2.2 开关的制备

2.2.1 PCB工艺研制开关

多层线路板的PCB工艺指的是采用层压工艺将多块PCB（基板、单面板或者双面板），通过加热半固化片（prepreg）而黏结的方式压合成为一体。采用多层PCB工艺批量制备并联PTS，使得样品的成本低并且一致性好。本研究的并联PCB‑PTS通过层压三块PCB制备，如图2a所示。具体而言，首先通过光刻工艺分别在顶层芯板（PCB 1）和底层芯板（PCB 3）制备图1所示的三电极结构。考虑到导通过程存在火花烧蚀效应，所以对三电极做了加厚处理以延长开关的使用寿命，厚度约为70 μm。然后将含有PTS的PCB 1、PCB 3和中间FR‑4基材（PCB 2）层压成为一体，其中上、下两块芯板的厚度都是0.5 mm，中间芯板厚1.5 mm。最后采用机械钻孔和沉铜工艺（金属化孔技术）制备多个通孔，实现两个三电极并联，进一步在PCB 1的TOP层制备与三电极对应的三个矩形焊盘，有利于通过表面贴装技术（Surface Mounted Technology， SMT）的方式实现电气连接。PCB 2用于隔离两个三电极结构，同时压合后的空腔（通过机械钻孔或者激光切割的方式制备）为密封结构，里面含有开关导通过程所需要的空气，密封空腔的尺寸为4.0 mm（l）×3.0 mm（w）× 1.5 mm（h）。图2b为采用PCB工艺批量制备得到的部分并联PTS的实物照片，单只开关尺寸为13.5 mm（l）×7.5 mm（w）×2.5 mm（h），属于扁平结构，有利于缩小EFIs的体积。

a. PCB processes for fabricating PTS

b. photograph of parallel PCB‑PTS

图2 基于PCB工艺制备并联PTS

Fig.2 Preparation of parallel PTS based on PCB technology

显微计算机断层扫描（micro computed tomography，μCT）技术通过利用物质对射线（常用的是X射线）的吸收率和透过率不同的成像原理，对样品结构进行断层扫描，能够获得微米级结构的立体和断面图像^［

27］。为了表征采用PCB工艺制备并联PTS的工艺可行性，采用μCT拍摄并重建了并联PCB‑PTS的立体和断面图像，如图3所示。

图3 μCT拍摄并联PCB‑PTS

Fig.3 Photographs of parallel PCB‑PTS taken by μCT

图3a为开关的立体结构扫描图，表明整体上实现了并联PCB‑PTS的制备。图3b‑d为断面图像，其中图3b为俯视图，显示三电极结构的大小和相对位置符合设计参数，例如开关外形的截面尺寸为13.5 mm（l）×7.5 mm（w），主电极半径为2.0 mm，主间隙为0.9 mm。图3c和图3d显示了金属过孔的大小，尺寸为0.5 mm，与设计值一致。μCT结果表明采用PCB工艺制备并联PTS满足设计精度要求，是一种可行的加工方式。

2.2.2 静电场仿真

为了表征触发前后开关电极间隙的空气电场强度和空气击穿场强的大小关系，确保并联PCB‑PTS能够被可靠触发导通，采用多物理场仿真软件COMSOL Multiphysics，对并联PCB‑PTS的静电场进行了模拟，并且根据仿真结果计算了开关的理论自击穿电压。

（1）电极间隙静电场分布^［

9，28］

对于并联PCB‑PTS电极间的静电场仿真，本质上是通过求解下式以获得场强分布：

E = - \nabla φ,

（1）

式中，E为电场强度，V·m^-1；φ为电势，V。

结合Maxwell方程（2）和本构关系（3）：

\nabla \cdot D = ρ,

（2）

D = ε E,

（3）

可以得到Poisson方程：

- \nabla \cdot (ε \nabla φ) = ρ,

（4）

式中，D为电位移矢量，C·m^-2；ρ为体电荷密度，C·m^-3；ε为介电常数。

基于待求解方程（4），第一步，通过开关模型设置阴极电势为0 V，阳极电势为1000 V，即主电压U_C=1000 V，获得触发前场强分布云图如图4a所示。第二步，保持主电压1000 V不变，并且通过触发极施加1500 V触发电压（U_T=1500 V），获得触发后场强分布云图如图4b所示。由图4a和4b可知，并联PCB‑PTS上下两个主间隙的电场分布类似。触发前后位于电极间隙的电场发生了本质变化，特别是触发间隙的场强有了明显增大。为了定量描述场强随间隙距离的变化情况，采用从阴极到阳极等间距取点的方式，获得导通前后各点的场强数值分别如图4c和图4d，其中红色曲线表示上部开关的场强，蓝色曲线表示下部开关的场强。由图4c可知，触发前主间隙的场强呈现多次起伏的趋势，为不均匀电场，最大场强位于触发电极附近（d=0.36 mm），其中上部开关的最大场强E_max1=2.59×10⁶ V·m^-1（距离阳极0.045 mm区域的场强略大于该值），下部开关的最大场强E_max2=2.39×10⁶ V·m^-1。由于各处场强都小于空气的自击穿场强（E_breakdown=3.0×10⁶ V·m^-1），表明开关在U_C=1000 V的主电压条件下，不会发生自击穿导通现象。由图4d可知，触发后主间隙场强明显增大，在靠近阴极一半的主间隙（d<0.45 mm）场强均大于空气的自击穿场强，导致这些区域率先导通放电。在电场的作用下，通过碰撞电离和空间光电离等效应形成连接主电极的流柱，实现开关的完全导通^［

11］。另一方面，仿真结果表明并联结构中的上下两个开关都能够可靠触发工作，并联的设计形式增添了冗余结构，提高了开关的可靠度，这将有利于保证EFIs的可靠输出。

（2）主间隙自击穿电压

触发火花隙开关和其它脉冲高压开关类似，需要具有特定的工作电压范围，为此要求位于开关电极间隙的气体能够耐受一定高压而不发生自击穿，即具有特定的静态U_SB。在气体放电理论中，气体的U_SB是气压p和极间距离d的乘积p·d的函数，该关系可以用巴申（Paschen）定律描述^［

29］：

a. cloud chart before trigger

b. cloud chart after trigger

c. practical data before trigger

d. practical data after trigger

图4 并联PCB‑PTS主间隙的电场强度

Fig.4 Electric field intensity between cathode and anode of parallel PCB‑PTS

U_{S B} = B p d {\{l n [\frac{A p d}{l n (1 + \frac{1}{γ})}]\}}^{- 1}

（5）

式中，U_SB为间隙的自击穿电压，kV；A，B和γ均为常数；p为气体压力，bar；d为极间距离，cm。

对于空气间隙，有如下关系^［

20］：

U_{S B} = \frac{24.36 p d + 6.72 \sqrt[]{p d}}{δ}

（6）

式中，δ为电场增强因子，即间隙中最大场强与平均场强的比值。

假设δ不随主电压变化，依据U_C=1000 V（U_T=0 V）条件下的场强模拟结果，得到电场增强因子约为1.74。结合开关主间隙d=0.09 cm和气压p=1.01 Pa，由（6）式可得所设计开关的理论U_SB为2437 V，满足EFIs对于高压开关的耐压需求。

3 开关的电气性能

3.1 测试装置

电气性能是评价开关最为关键的指标，在开关设计与制备的基础上，组建测试装置对开关的电气性能进行表征。为了确定开关的工作电压范围，首先采用高压直流源给开关缓慢升压，对并联PCB‑PTS的自击穿电压进行测试。在小于自击穿电压的范围内进一步研究开关的触发工作特性，获得并联PCB‑PTS脉冲电流的上升时间及其峰值。最后将开关用于EFI发火回路，通过起爆实验验证开关的实用性。

图5为开关电气性能测试的电路原理图^［

23］，包含高压电源、高压电容、脉冲触发源和并联PCB‑PTS。R₀和L₀分别表示回路的电阻和电感。高压电源并联在电容的两端，用于缓慢升压充电，高压加载在主电极之间；在脉冲电压信号作用于触发电极上之后，并联PCB‑PTS导通，回路中出现脉冲电流。通过两个高压差分探头（Teledyne LeCroy HVD3605A），分别测试阴极和触发电极之间的触发电压（U_T）以及阴阳主电极间的主电压（U_C），采用Rogowski电流环（CWTUM/30/R，测试灵敏度为1 V/kA）记录回路电流（I），电压和电流信号通过多通道数字存储示波器（LeCroy WR 104Xi‑A）采集。

图5 开关电气性能测试原理图

Fig.5 Schematic diagram for the electrical performance of parallel PCB‑PTS

3.2 自击穿电压

开关的U_SB，即其最大可工作电压，直接决定了开关的工作范围。通过高压直流电源对3000 V耐压的电容（C=0.15 μF）以20 V·S^-1的速率缓慢升压，由于开关和电容在电路上为并联形式，高压得以作用在主间隙，直至空气间隙发生自击穿。图6为典型的并联PCB‑PTS的自击穿特性曲线，由图6可知，开关的U_SB=2115 V，对应的I_peak=3818 A，t_di/dt=104 ns。

图6 并联PCB‑PTS的自击穿特性曲线（C=0.15 μF）

Fig.6 Self‑breakdown curve of parallel PCB‑PTS (C=0.15 μF)

为了获得开关的实际耐压偏差，测试了多发开关的U_SB，其中连续的5发数据分别为1980、2120、2115、1920和2337 V。5发自击穿电压的平均值为2094 V（标准偏差为144 V），小于2.2节计算理论值2437 V，相对偏差为14.1%。我们认为实测U_SB较小的原因是在开关电极间隙存在的电场不均匀，导致实际电场增强因子大于1.74。根据实测自击穿电压，有助于准确预估并联PCB‑PTS的工作电压范围，研制的开关能够在小于2000 V的条件下工作，满足EFIs对于高压开关的耐压特性需求。

3.3 工作特性

在大约50%~95%U_SB的电压范围内，从1000 V至2000 V（C=0.22 μF）等间距选取5个工作电压，对开关的触发工作特性进行测试。所用触发源的电压上升时间小于500 ns，量程为0~5000 V。获得各电压下的典型工作曲线如图7a~图7e所示，其中红色曲线表示工作电压和脉冲电流，蓝色曲线为触发电压。由图7a~图7e可知：（1）由于导通率先发生在触发间隙，随后扩展至主间隙，因此在0.22 μF/1000 V工作条件下开关所需的触发电压为1349 V，略高于其它条件下所需脉冲；（2）在工作电压范围内，开关所需触发电压小于1500 V，并且触发后电流立即流经开关和回路；（3）电流上升时间（t_d_i_/d_t）恒定，平均t_di/dt=121.8 ns；（4）峰值电流（I_peak）>1500 A，并且当U_C=2000 V时，I_peak超过了4000 A。经线性拟合，I_peak=2.28U_C-509（可决系数R²=0.99983），如图7f所示。并联PCB‑PTS的电气性能测试结果表明：该开关需要的触发装置简单，并且能够在一定电容电压范围内可靠工作，输出的脉冲电流能够满足EFIs的使用特性要求。

a. 1000 V

b. 1250 V

c. 1500 V

d. 1750 V

e. 2000 V

f. I_peak‑U_C

图7 1000~2000 V工作电压条件下开关的工作特性（C=0.22 μF）

Fig.7 Operation characteristics of parallel PCB‑PTS under 1000-2000 V (C=0.22 μF)

3.4 发火性能验证

设计制备并联PCB‑PTS的最终目的是能够在EFIs中实现炸药的起爆输出。为了直接验证开关的实用性，通常将发火回路设计成电容放电单元（capacitor discharging unit， CDU）的形式^［

30］，本研究的CDU主要包括高压电容、并联PCB‑PTS高压开关和EFI三个组件，以及必要的测试电路板和连接线。EFI芯片为集成结构，由陶瓷基底、Cu桥箔、Parylene C（PC）飞片层和SU‑8光刻胶加速膛构成，通过采用磁控溅射镀膜、光刻和化学气相沉积等微机电系统工艺（Micro‑Electro‑Mechanical System，MEMS）批量制备。单只EFI芯片的结构参数为：陶瓷基底4.2 mm（l）×3.0 mm（w）×0.6 mm（h）；Cu桥箔400 μm（l）×400 μm（w）×3.6 μm （h）；PC飞片层600 μm（Ф）×25 μm（h）；SU‑8加速膛600 μm（Ф）×400 μm（h）^{［参考文献 31

百度学术}31］。

EFI芯片中的飞片速度与冲击压力和动能密切相关，是冲击起爆炸药的一个重要影响因素。光子多普勒测速（photonic doppler velocimetry， PDV）技术是一种根据激光多普勒效应测试小尺寸目标实时速度历程的精密测速技术，具有非接触测试、量程大和精度高等优点^［

32］。通过PDV测试了PC飞片在0.22 μF/1400 V的实时速度和加速历程，如图8a所示。由图8a可知，飞片的峰值速度为3118 m·s^-1。采用激光共聚焦显微镜（OLS31‑SU，Olympus Corporation）拍摄到的SU‑8加速膛形貌如图8b，可以看出加速膛侧壁与底部垂直，长径比形貌好。经过后处理获得的加速膛直径和高度分别为553 μm和455 μm，与设计值基本一致。通过对PDV速度曲线积分，获得飞片加速到峰值所需的距离为469 μm，表明PC飞片在出加速膛口后已经基本达到峰值速度，从而有利于飞片以最大速度冲击炸药柱实现起爆目的。

a. real‑time velocity and distance of PC flyer at 0.22 μF/1400 V

b. 3D image of SU‑8

图8 PC飞片的实时历程和激光共聚焦显微镜拍摄的SU‑8加速膛形貌

Fig.8 Real‑time process of PC flyer and 3D image of SU‑8 taken by confocal laser scanning microscope

在EFI芯片结构的顶端贴上HNS‑IV炸药柱就组成了EFI。基于并联PCB‑PTS的CDU及其核心组件如图9所示。并联PCB‑PTS导通后，EFI的作用历程如下^［

33］：（1）率先储存在高压电容中的电能经由开关流入EFI，其中的Cu桥箔在短脉冲大电流的作用下发生电爆炸，产生大量气体和等离子体；（2）在加速膛的约束下，气体和等离子体剪切并且驱动表面的PC飞片，出加速膛口后达到数km·s^-1；（3）高速飞片冲击起爆HNS‑IV药柱（2.3 mm（Ф）×2 mm（h）， 1.60 g·cm^-3）。在0.22 μF/1400 V（电容储能215.6 mJ）发火条件下，在安全防爆罐内完成了多发HNS‑IV药柱的起爆。综上，并联PCB‑PTS通过控制高压电容的放电过程，输出短脉冲大电流满足EFI的特性需求，成功实现了起爆目的，验证了该开关的实用性，同时研制的开关为并联结构，有利于提升EFIs的作用可靠性。

图9 基于并联PCB‑PTS的CDU及其组件（高压电容位于测试板的背面）

Fig.9 CDU and its components based on parallel PCB‑PTS (capacitor is located on the back of testing PCB)

4 结论

（1）设计了两个三电极并联的密封PTS，并采用PCB工艺是实现了该开关的批量制备，单只开关的尺寸为13.5 mm（l）×7.5 mm（w）×2.5 mm （h）。

（2）组建了并联PCB‑PTS的电气性能测试装置，获得了该开关的自击穿电压和工作特性：U_SB的测试平均值为2094 V；在50%~95% U_SB的工作电压范围内，开关可以被小于1500 V的脉冲电压触发导通，电流上升时间稳定在约120 ns，峰值电流大于1500 A，满足EFIs的使用需求。

（3）基于并联PCB‑PTS的CDU，测试了EFI结构中PC飞片的实时历程；在0.22 μF/1400 V发火条件下，成功起爆了HNS‑IV药柱，验证了该开关的实用性。

（4）未来考虑将并联PTS内置在测试PCB中，进一步缩小EFIs的体积以及降低回路的阻抗，最终实现EFI低能发火的目的。

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